signal s_midi_out: std_logic_vector(7 downto 0);
s_midi_out <= "1 0 0 1 1 0 1 0"; 7,6,5,4,3,2,1,0
s_midi_out(7) enthält den Wert ‚1‘
s_midi_out(0) enthält den Wert ‚0‘
s_midi_out(5 downto 3) enthält die Werte „011“
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s_midi_out(7) enthält den Wert ‚1‘
s_midi_out(0) enthält den Wert ‚0‘
s_midi_out(5 downto 3) enthält die Werte „011“