Latice stellte einfachere FPGA her.
- Der Clk ist weniger schnell, als bei High End FPGAs
- Memory ist kleiner
- Viele IP kostenlos
Kategorie: FPGA
! .gitignore bei VHDL
# Dateiformate *~ *qar *bak *qws *kpt *done *rpt *summary *smsg *jdi *qarlog *qws *qdf # SYNTHESE. **/**/incremental_db/* **/**/db/* **/**/output_files/*
Die relativen Pfade müssen stimmen.
Folgende Files sollten nicht ignoriert werden (vgl. folgender Link).
FPGA debuggen
Implementierte Logik
Tools/ Netlist Viewer/RTL Viewer: zeigt die Logikbausteine
Blöcke und Verdrahtung
Tools/ Netlist Viewer/ Technology Map Viewer (Post-Mapping)
Pinzuweisung
– Um die Pin-Datei zu aktivieren, muss sie einmal gelaufen sein:
. Tools/ Tcl Scripts/Run
– Pin Überprüfung:
. Assignments/Pin Planer/
– Die Pin-Namen auf Schaltplan muss dem Name in der tcl-Datei entsprechen
– Abgespeichert wird die Pinzuweisung in der Datei boardname.tcl
Files in Projekt einbinden
Assignments/Settings/Files auf add
Top-Level definieren
Links, im Projektnavigator, auf den Reiter Files.
Dort per rechte Maustaste eine Datei als Top-Level setezn
FPGA Projekt einrichten
- Programme mit Lizenzen herunterladen (quartus, questasim)
- Projektordner erstellen (siehe Intro): synthese, vhdl, simulation, code
- Mit quartus Projektdatei erstellen (*.qpf), ablegen in synthese-ordner
- VHDL Code schreiben (*.vhd) oder Schema (*.bdf) über Menu Symbol Tool zeichnen. Pin müssen zugewiesen werden. Dateien ablegen in vhdl-odner
- Datein ins Projekt einbinden: Menu Assignments/Settings /Files
- Eine Datei muss Top-Level sein. Auswählen per rechte Maus > set as top-level
- Pinzuweisung (Laden datei.tcl aus ordner synthese) aktivieren über
Tools/Tcl Script/ Run - Kompilieren bzw. Synthese mit Processing/Start Compilation (*.sof)
- Projekt auf Board laden: (Schalter auf Board auf „RUN“)
Tools/Programmer (ev. Projektdatei.sof zufügen) start
Fehlt die Lizenz, kann man nicht auf start drücken
VHDL-Projekt Datenstruktur und Programme
Ordnerstruktur
Synthese (oder quartus)
. – Projektdatei: projekt.qpf
. – Pinzuweisung: datei.tcl
. [Ordner output_files] wird durch Synthese generiert
. – synthetisiertes File für FPGA: datei.sof
. – kompiliertes File für Memory: datei.pof
VHDL (oder source)
. – Es braucht ein Top-Level top.xxx (rechte Maus) Rechte zuweisen
. – Schaltpläne: datei.bdf
. – importierete Blöcke (IP): datei.qpf
. – eigene Blöcke datei.vhd
. – testbench: tb_datei.vhd
Software
. – files.c
. – files.h
Simulation (oder questasim)
. Ordner questasim
. – Simulatondatei: test_midi.mpf
. – Signaldatei: wave.do
. [Ordner work] wird durch questasim generiert
. Ordner script (Verzeichnis zum Aufrufen der Simulation)
. – compile.do
. – test_input.txt
. – test_output_results.txt
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FPGA Synthese: Quartus
Das Programm Quartus von altera (lizenz) ist sehr mächtig. Ohne Lizenz, kann die Datei nicht auf das FPGA geladen werden.
In der Synthese werden die Pins zugewisen, die Verbindungen gelegt, das FPGA-Innenleben designt.
Die Synthese dauert sehr lange. Nach dem Synthetisieren wird der Stream auf das Board oder auf den Flash-Memory geladen.
home/bin/quartus_x.sh
Simulation: Questasim
Das externe Programm questasim ist ein ausführliches Simulationsprogramm.
Quartus selbst wird mit Modelsim mitgeliefert, das jedoch begränzt in der Anzahl zu simulierenden Blöcke ist.
Simuliert über Testbenches, die man über die Konsole per Script ausführt.
Quartus: altera VHDL Programm
Altera-FPGAs können mit Quartus programmiert und kompiliert werden.
Es werden Projekte gebildet, mit der Dateiendung.qpf
Hauptschritte
– Quartus über shell öffnen
quartus13.sh
– Projekt in Quartus öffnen: Menü File/Open Projet
– Projekt am Ende kompilieren: Menü Processing/ Start Compilation
Synthese
Es entsteht ein Bitstream. Die Dateiendung ist datei.sof
Der synthetisierte Code wird per Programmer auf das FPGA geladen.
In der Synthese werden die Pins zugewiesen.
Es ist die Anbindung des Codes an Hardware.