{"id":619,"date":"2015-10-17T14:46:22","date_gmt":"2015-10-17T14:46:22","guid":{"rendered":"http:\/\/coolt.ch\/notizen\/?p=619"},"modified":"2015-11-12T16:38:22","modified_gmt":"2015-11-12T16:38:22","slug":"testbench","status":"publish","type":"post","link":"https:\/\/coolt.ch\/notizen\/testbench\/","title":{"rendered":"Testbench Aufbau"},"content":{"rendered":"

In VHDL geh\u00f6rt die Simulation (schreiben einer Testbench) fix zur Entwicklung dazu. Die Testbench ist in VHDL geschrieben<\/strong> und liegt im Ordner vhdl<\/a>.
\nAchtung: Nie in Quartus-Projekt einbinden.\u00a0 Quartus kann waits und asserts nicht kompilieren<\/em>.
\nAusgef\u00fchrt (kompiliert) wird die Testbench \u00fcber die Konsole vom Simlationsprogramm (per Script):<\/p>\n

Simulationsprogramm<\/strong>
\nBei altera ist questasim<\/em> die Vollversion des Simulationsprogramms.<\/p>\n

\"work\"<\/a>
Einbinden der Bibliothek<\/figcaption><\/figure>\n

Ablage<\/strong>
\nIm Projektordner<\/a> wird ein Ordner simulation <\/em>angelegt. In diesen Ordner kommt – \u00fcber das Einbinden der Bibliothek\u00a0 work – der Unterordner Work<\/em>.
\nIn diesen legt man das Script zum Starten der Simulation compile.do<\/a> .<\/p>\n


\nTestbench Datei<\/strong>
\n– die entity hat keine Ports<\/em>. Sie besteht nur aus Signalen
\n– die IOs jeder Componente werden an Signale geh\u00e4ngt
\n– die Testsignale (stimuli) werden in processen gesetzt
\n– Signale d\u00fcrfen nur Signalen zugewiesen werden
\n– die Tests (Vergleichsergebnis von Signalen)
\n.\u00a0 finden in den Prozessen statt. Die Processe haben keine Klammern<\/strong><\/p>\n

– stimuli<\/em>:\u00a0\u00a0 sind selbst entworfene Signalverl\u00e4ufe
\n– waits<\/em>:\u00a0\u00a0\u00a0\u00a0 bestimmen die zeitliche Abfolge unter den
\n.\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 Signalen
\n– reports<\/em>: geben die Resultat aus
\n.\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 (Konsole oder in File (textbasiertes Testing).
\n– clk<\/em>:\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 der clk muss simuliert (erzeugt) werden<\/em><\/strong>.
\n.\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 Dies geschieht durch einen eigenen clk-prozess<\/strong><\/p>\n

clk_generator  : process\r\nbegin\r\n.   wait for 1 * clk_halfp;\r\n.       clock_sig <= '1';\r\n.   wait for 1 * clk_halfp;\r\n.       clock_sig <= '0';\r\nend process;<\/pre>\n
entity<\/strong> ram_tb is\r\nend<\/strong> ram_tb;\r\n\r\n\r\narchitecture struct of ram_tb is\r\n\r\n---------------------------------------------------------------\r\n-- component declaration\r\n---------------------------------------------------------------\r\ncomponent ram\r\nport(\r\n.    address     : IN STD_LOGIC_VECTOR (15 DOWNTO 0);\r\n.    clock       : IN STD_LOGIC  := '1';\r\n.    data        : IN STD_LOGIC_VECTOR (7 DOWNTO 0);\r\n.    wren        : IN STD_LOGIC ;\r\n.    q           : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)\r\n);\r\nend component;\r\n\r\n\r\n---------------------------------------------------------------\r\n-- signal instantiation\r\n---------------------------------------------------------------\r\n\r\nsignal address_sig : STD_LOGIC_VECTOR (15 DOWNTO 0);\r\nsignal clock_sig   : STD_LOGIC  := '1';\r\nsignal data_sig    : STD_LOGIC_VECTOR (7 DOWNTO 0);\r\nsignal wren_sig    : STD_LOGIC ;\r\nsignal q_sig       : STD_LOGIC_VECTOR (7 DOWNTO 0);\r\n\r\nsignal clk_halfp   : time := 10 ns;\r\nsignal clk_period  : time := 20 ns;\r\n\r\n-- eventuell constanten mit resultaten definieren\r\n\r\nbegin\r\n---------------------------------------------------------------\r\n-- component instantiation\r\n---------------------------------------------------------------\r\n\r\ninst_1 : ram\r\nport map (\r\n.   address  => address_sig,\r\n.   clock    => clock_sig,\r\n.   data     => data_sig,\r\n.   wren     => wren_sig,\r\n.   q        => q_sig\r\n);\r\n\r\n---------------------------------------------------------------\r\n-- Set stimuli in process with timing\r\n---------------------------------------------------------------\r\ntest_1: process(all)\r\n.    -- Initialwerte setzen\r\n\r\n.    -- Signale an Komponenten legen (Stimulation)\r\n\r\n.   -- Warten\r\n\r\n.   -- Signal von Ausgang Komponente abfangen\r\n\r\n.   -- Vergleichen des Outputs mit Erwartung\r\n\r\n.   -- Ausgabe Testresulat\r\n\r\nend; -- test_1\r\n\r\nend; -- architektur<\/pre>\n
Wie man die Tests startet, wird unter dem Eintrag Testbench ausf\u00fchren<\/a> erkl\u00e4rt. Eine professioneller Form des Testens basiert auf textbasierten Scripts<\/a>.<\/p>\n
Hier wird die Syntax der Testbench-Fehler (assert, report, severity,..) beschrieben.<\/p>\n","protected":false},"excerpt":{"rendered":"
In VHDL geh\u00f6rt die Simulation (schreiben einer Testbench) fix zur Entwicklung dazu. Die Testbench ist in VHDL geschrieben und liegt im Ordner vhdl. Achtung: Nie in Quartus-Projekt einbinden.\u00a0 Quartus kann waits und asserts nicht kompilieren. Ausgef\u00fchrt (kompiliert) wird die Testbench \u00fcber die Konsole vom Simlationsprogramm (per Script): Simulationsprogramm Bei altera ist questasim die Vollversion des … Testbench Aufbau<\/span> weiterlesen<\/a><\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"closed","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":[],"categories":[60,59],"tags":[43,48],"_links":{"self":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/619"}],"collection":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/comments?post=619"}],"version-history":[{"count":15,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/619\/revisions"}],"predecessor-version":[{"id":944,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/619\/revisions\/944"}],"wp:attachment":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/media?parent=619"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/categories?post=619"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/tags?post=619"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}