{"id":1161,"date":"2016-01-24T11:26:10","date_gmt":"2016-01-24T11:26:10","guid":{"rendered":"http:\/\/coolt.ch\/notizen\/?p=1161"},"modified":"2016-01-24T11:26:10","modified_gmt":"2016-01-24T11:26:10","slug":"pll-phase-locked-loop","status":"publish","type":"post","link":"https:\/\/coolt.ch\/notizen\/pll-phase-locked-loop\/","title":{"rendered":"PLL Phase Locked Loop"},"content":{"rendered":"

In den FPGAs sind PLLS ein Standard f\u00fcr zwei Gr\u00fcnde:
\n– Um Pfadverz\u00f6gerungen zu Kompensieren (Bsp. 2)
\n– Um andere Taktfrequenzen zu erhalten (Bsp. 1)<\/p>\n

Neuer Takt<\/strong>
\nViele Protokole besitzen ihre eigene Takt-Frequenz. Daher braucht es einige Takte innerhalb eines FPGAs<\/p>\n

f_out = (f_in * m) \/ n         \/\/ m wird multipliziert,  n und g dividiert<\/pre>\n
\"pll_schema_Takt_Generator\"<\/a><\/p>\n

\nKompensation Verz\u00f6gerung<\/strong>
\nWerte im Feedback Pfad v1= 3 ns<\/span>\u00a0 schieben CLK_IN nach vorne,
\n<\/strong>Werte beim Ausgang v2 = 8 ns<\/span>\u00a0 verz\u00f6gern CLK_IN.
\n\"pll_schema_delay\"<\/a><\/strong><\/p>\n
Bsp Kompensation
\nAusgangslage: Durch Flip-Flop-Verz\u00f6gerung<\/a> oder Pfadverz\u00f6gerung<\/a> und IO-Verz\u00f6gerung kommt data 5ns sp\u00e4ter als CLK_50 beim SRAM an<\/span>.
\n1.)\u00a0 Entweder<\/strong> f\u00fchrt man ein PLL in den data<\/span>-Pfad ein,
\ndann muss der PLL den CLK_50 vorverlegen<\/strong> v1 = 5 ns<\/span>
\num die Versp\u00e4tung zu kompensieren,
\noder\u00a0\u00a0 (siehe Bild)
\n2.) man verz\u00f6gert den CLK_50<\/strong> zum SRAM mit genau der Verz\u00f6gerung,
\ndie der data-Pfad hat v2 = 5 ns<\/span>\u00a0. Dann kommt CLK RAM „gleich verz\u00f6gert “
\nwie data beim SRAM an.
\n\"PLL_SDRAM\"<\/a><\/p>\n
 <\/p>\n
PLL Rechenbeispiel mit Takterzeugung und Verz\u00f6gerung<\/strong><\/p>\n
\"a_pll\"<\/a><\/p>\n
..<\/p>\n","protected":false},"excerpt":{"rendered":"
In den FPGAs sind PLLS ein Standard f\u00fcr zwei Gr\u00fcnde: – Um Pfadverz\u00f6gerungen zu Kompensieren (Bsp. 2) – Um andere Taktfrequenzen zu erhalten (Bsp. 1) Neuer Takt Viele Protokole besitzen ihre eigene Takt-Frequenz. Daher braucht es einige Takte innerhalb eines FPGAs f_out = (f_in * m) \/ n \/\/ m wird multipliziert, n und g … PLL Phase Locked Loop<\/span> weiterlesen<\/a><\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"closed","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":[],"categories":[21,50],"tags":[48],"_links":{"self":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/1161"}],"collection":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/comments?post=1161"}],"version-history":[{"count":4,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/1161\/revisions"}],"predecessor-version":[{"id":1172,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/posts\/1161\/revisions\/1172"}],"wp:attachment":[{"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/media?parent=1161"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/categories?post=1161"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/coolt.ch\/notizen\/wp-json\/wp\/v2\/tags?post=1161"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}